Name:     ID: 
 
Email: 

Technika Mikroprocesorowa I

Multiple Response
Identify one or more choices that best complete the statement or answer the question.
 

 1. 
Procesor potokowy:
 a.
Implementuje architekturę Princeton
 b.
Jest wydajniejszy niż procesor jednocyklowy
 c.
Obejmuje cykle pobrania instrukcji, pobrania danych, obliczenia wyniku, odwołanie do pamięci i zapis do rejestrów
 d.
Cechuje się zjawiskiem hazardu
 

 2. 
Pamięć podręczna pełnoasocjacyjna:
 a.
Jest najczęstszą implementacją pamięci podręcznej
 b.
Jeśli rozmiar zbioru roboczego przekracza jej pojemność – wszystkie odwołania będą kończyły się chybieniami
 c.
Adresuje dane poprzez porównanie z wzorcem
 d.
Charakteryzuje się dużą pojemnością
 

 3. 
Maszyna von Neumanna obejmuje:
 a.
Procesor danych
 c.
Pamięć instrukcji
 b.
Procesor instrukcji
 d.
Pamięć danych
 

 4. 
Architektury bezrejestrowe procesorów:
 a.
Nie zawierają żadnych rejestrów
 c.
Zawierają licznik iteracji
 b.
Zawierają licznik rozkazów
 d.
Zawierają tylko rejestr adresowy
 

 5. 
Przerwanie jest to zdarzenie:
 a.
Sygnalizujące osiągnięcie określonego stanu przez procesor
 b.
Służce do sygnalizacji błędnych i niedozwolonych zachowań
oprogramowania i sprzętu
 c.
Generowane poza procesorem
 d.
Asynchroniczne względem bieżącego przetwarzania
 

 6. 
Usuwanie hazardu R-A-W polega na:
 a.
Budowie obejść ze stopni ALU i MEM do stopnia RD
 b.
Budowie obejść ze stopni WB i IF do stopnia RD
 c.
Wstawieniu instrukcji pustych pomiędzy instrukcjami powodującymi hazard
 d.
Przemianowywaniu rejestrów
 

 7. 
Wskaż cechy kodu  uzupełnieniowego do dwóch:
 a.
Pierwszy bit liczb ujemnych jest równy 1
 b.
Symetryczny zakres liczb całkowitych
 c.
Dwie reprezentacja zera
 d.
Moduł liczby jest niezależny od bitu znaku
 

 8. 
Spekulatywne wykonanie instrukcji
 a.
Prowadzi do zwiększenia opóźnień instrukcji sekwencyjnych
 b.
Wykorzystuje predyktory skoku
 c.
Polega na wykonaniu instrukcji na podstawie przewidywania adresu skoku
 d.
Polega na wykonaniu instrukcji na podstawie przewidywania, że powinna być wykonana
 

 9. 
Mapa przestrzeni adresowej procesu obejmuje:
 a.
Dane dynamiczne
 c.
Kod
 b.
Pamięć wirtualną
 d.
Dane statyczne
 

 10. 
Procesor wielocyklowy:
 a.
Implementuje architekturę Harvard
 b.
Do sterowania wykonaniem służy układ sterujący, będący złożonym automatem synchronicznym
 c.
Minimalizuje liczbę bloków funkcjonalnych poprzez wielokrotne ich wykorzystanie podczas każdej instrukcji
 d.
Każda instrukcja wykonuje się w kilku cyklach zegara
 

 11. 
Wyrażenie, opisujące funkcję logiczną f dwóch zmiennych x, y, określoną przy pomocy tabeli:
x y f
0 0 0
0 1 1
1 0 1
1 1 0

ma postać:
 a.
f(x, y) = x ⊕ y
 c.
f(x, y) =  xy + xy
 b.
f(x, y) = xy
 d.
f(x, y) = x + y
 

 12. 
Architektura Harvard-Princeton charakteryzuje się:
 a.
Wspólną hierarchia pamięci danych i pamięci instrukcji w górnych warstwach
 b.
Rozdzielona hierarchia pamięci danych i pamięci instrukcji w górnych warstwach
 c.
Wspólną hierarchią pamięci danych i pamięci instrukcji
 d.
Rozdzieloną hierarchia pamięci danych i pamięci instrukcji
 

 13. 
Wyjątek to:
 a.
Przerwanie
 b.
Zdarzenie wymagające przerwania wykonania bieżącego strumienia instrukcji i przekazanie sterowania do systemu operacyjnego
 c.
Pułapka
 d.
Błąd
 

 14. 
Cechy architektury pamięciocentrycznej:
 a.
Łatwa rekonfiguracja i rozbudowa komputera
 b.
Wysoki koszt
 c.
Szybka wymiana danych z urządzeniami zewnętrznymi
 d.
Duża elastyczność konfiguracji uwarunkowana liczbą interfejsów pamięci
 

 15. 
Architektura CISC charakteryzuje się:
 a.
Małą liczba odwołań do pamięci
 c.
Dużą liczba dostępnych rejestrów
 b.
Złożonymi trybami adresowania
 d.
Stałą długością instrukcji
 

 16. 
Superpotok jest to:
 a.
Procesor CISC
 c.
Procesor RISC
 b.
Procesor o liczbie stopni potoku > 5
 d.
Procesor o kilku równoległych potokach
 

 17. 
Wskaż techniki obsługi urządzeń wejścia/wyjścia:
 a.
Kanał bezpośredniego dostępu
 c.
Aktywne oczekiwanie
 b.
Bufory sprzętowe
 d.
System przerwań
 

 18. 
Model programowy komputera obejmuje:
 a.
Zestaw rejestrów
 b.
Model operacji warunkowych
 c.
Przestrzeń adresów urządzeń wejścia-wyjścia
 d.
Dostępne tryby adresowania
 

 19. 
Predykcja skoków:
 a.
Jest implementowana w procesorach superpotokowych
 b.
Jest implementowana w procesorach CISC
 c.
Ma na celu redukcję opóźnień skoków
 d.
Ma na celu redukcję opóźnień danych
 

 20. 
Sekcjami pamięci są:
 a.
Obszar danych współdzielonych
 c.
Pamięć statyczna
 b.
Pamięć wirtualna
 d.
Obszar kodu
 

 21. 
Cechy charakterystyczne architektury RISC to:
 a.
Mały zestaw rejestrów
 b.
Rzadkie odwołania do pamięci
 c.
Instrukcje trójargumentowe
 d.
Skalarne dane lokalne procedury są przechowywane w rejestrach
 

 22. 
Architektura dwuszynowa charakteryzuje się:
 a.
Obsługą szyny PCI
 b.
Obsługą szyny ISA
 c.
Występowaniem mostu północnego i południowego
 d.
Występowaniem szybkiej szyny pamięci i wolnej szyny urządzeń wejścia/wyjścia
 

 23. 
Architektura RISC
 a.
Obejmuje dużą liczbę trybów adresowania
 b.
Cechuje się szybkim wykonywaniem programu
 c.
Zakłada odpowiedniość pomiędzy instrukcjami procesora i instrukcjami języka wysokiego poziomu
 d.
Implementuje duży zestaw rejestrów uniwersalnych
 

 24. 
Przy założeniu, że M[3]=5, następujący kod w asemblerze hack:
@3
D=M
@5
D=D-A
@100
D; JEQ
@200
0; JMP

spowoduje:
 a.
zatrzymanie programu
 c.
wykonanie skoku pod adres 200
 b.
wykonanie nieskończonej pętli
 d.
wykonanie skoku pod adres 100
 

 25. 
C-instrukcja procesora hack:
 a.
ma pierwszy bit równy 1
 c.
składa się z 4 pól
 b.
ma pierwszy bit równy 0
 d.
składa się z 3 pól
 

 26. 
Komputer hack:
 a.
to architektura Princeton
 b.
dysponuje 64 kB przestrzenią adresową pamięci ROM
 c.
dysponuje 16384 słowami maszynowymi pamięci RAM
 d.
to architektura Harvard
 

 27. 
Ortogonalność instrukcji względem trybów adresowania oznacza że:
 a.
Każdy rejestr może być użyty w dowolnym charaktererze w dowolnym trybie adresowania
 b.
Każdy tryb adresowania może być użyty do określenia adresu skoku
 c.
W każdej instrukcji można użyć każdego trybu adresowania
 d.
Każdy rejest może być argumentem każdej instrukcji
 

 28. 
Wielopoziomowe deskryptory stron stosuje się w celu:
 a.
Zwiększenia wielkości strony
 b.
Odizolowania procesów
 c.
Optymalizacji zajętości pamięci przez tablice stron
 d.
Zmniejszenia wielkości strony
 

 29. 
Procesor hack to:
 a.
architektura bezrejestrowa
 b.
architektura małego zestawu rejestrów uniwersalnych
 c.
procesor wielocyklowy
 d.
procesor jednocyklowy
 

 30. 
Podręczna pamięć zbiorowo-asocjacyjna:
 a.
Charakteryzuje się mniejszą wrażliwością na nakładanie się adresów
danych
 b.
Składa się z pewnej liczby pamięci pełnoasocjacyjnych
 c.
Może być rozpatrywana jako złożenie pewnej liczby podręcznych pamięci pełnoasocjacyjnych
 d.
Składa się z pewnej liczby pamięci adresowanych bezpośrednio
 

 31. 
A-instrukcja procesora hack
 a.
ustawia 15 bitową wartość w rejestrze A,
 b.
ma pierwszy bit równy 1
 c.
powoduje wykonanie operacji arytmetycznej
 d.
ma pierwszy bit równy 0
 

 32. 
Ograniczenia wydajności procesora jednocyklowego wynikają z:
 a.
Ograniczonej liczby rejestrów
 b.
Wspólnej hierarchii pamięci
 c.
Wielokrotnego wykorzystania podzespołów procesora podczas wykonania instrukcji
 d.
Długości ścieżek przepływu sygnałów
 

 33. 
MISD oznacza:
 a.
Pojedynczy strumień instrukcji, wiele strumieni danych
 b.
Wiele strumieni instrukcji, pojedynczy strumień danych
 c.
Pojedynczy strumień instrukcji, pojedynczy strumień danych
 d.
Wiele strumieni instrukcji, wiele strumieni danych
 

 34. 
Który z przedstawionych na rysunku układów kombinacyjnych realizuje funkcję logiczną f(x, y) = x ⊕ y?
 a.
mr034-1.jpg
 b.
mr034-2.jpg
 c.
mr034-3.jpg
 d.
mr034-4.jpg
 

 35. 
Bufor translacji stron:
 a.
Jest używany w systemach zarządzania pamięcią z segmentacją
 b.
Przechowuje pewną liczbę ostatnio używanych ważnych deskryptorów stron
 c.
Stanowi sprzętowe rozwiązanie jednostki zarządzania pamięcią wirtualną
 d.
Jest asoscjacyjną pamięcią podręczną odwzorowująca wirtualne numery stron na fizyczne numery stron
 

 36. 
Adresowanie natychmiastowe:
 a.
Adres danej jest parametrem instrukcji
 b.
Adres danej jest obliczany na podstawie zawartości kilku rejestrów
 c.
Rejestr zawierający adres danej jest parametrem instrukcji
 d.
Wartość danej jest parametrem instrukcji
 

 37. 
Architektura CISC:
 a.
Obejmuje dużą liczbę trybów adresowania
 b.
Cechuje się szybkim wykonywaniem programu
 c.
Zakłada odpowiedniość pomiędzy instrukcjami procesora i instrukcjami języka wysokiego poziomu
 d.
Implementuje duży zestaw rejestrów uniwersalnych
 

 38. 
Bit present deskryptora strony:
 a.
Jest ustawiony gdy jedyna kopia strony znajduje się w pamięci fizycznej
 b.
Jest ustawiony gdy jedyna kopia strony znajduje się w pamięci wirtualnej
 c.
Jest ustawiony gdy był dostęp do strony
 d.
Jest ustawiony gdy strona znajduje się w pamięci fizycznej
 

 39. 
Hazard R-A-W:
 a.
Występuje w procesorze CISC
 b.
Wynika z umieszczenie w programie instrukcji odczytującej rejestr po instrukcji zapisującej rejestr
 c.
Wynika z umieszczenie w programie instrukcji zapisującej rejestr po instrukcji odczytującej rejestr
 d.
Występuje w procesorze potokowym
 

 40. 
Procesory RISC realizowane sa jako:
 a.
Procesory wielocyklowe
 c.
Procesory z transkodowaniem instrukcji
 b.
Procesory potokowe
 d.
Procesory jednocyklowe
 

 41. 
Które z wymienionych predyktorów skoków przechowują informacje o prawdopodobieństwie warunkowym wykonania skoku?
 a.
Predyktor gLocal
 c.
Predyktor dwustanowy
 b.
Predyktor czterostanowy
 d.
Predyktor gShare
 

 42. 
Architektura Princeton charakteryzuje się:
 a.
Wspólną pamięcią danych i programu
 b.
Rozdzielną pamięcią danych i programu
 c.
Brakiem pamięci programu
 d.
Wspólną górną warstwą hierarchii pamięci danych i programu
 

 43. 
Słowo maszynowe platformy hack:
 a.
ma 16 bitów
 b.
ma 14 bitów
 c.
reprezentuje daną zmiennopozycyjną
 d.
reprezentuje wyłącznie instrukcję maszynową
 

 44. 
Cechy wyłącznej pamięci podręcznej:
 a.
L2 zawiera głównie obiekty nieobecne w L1
 b.
Asocjacyjność L2 powinna być większa od asocjacyjności L1
 c.
Pojemność L2 musi być znacząco większa od L1
 d.
Efektywna sumaryczna pojemność kieszeni jest równa pojemności największej z warstw kieszeni
 

 45. 
Układ przedstawiony na rysunku to:
mr045-1.jpg
 a.
układ sekwencyjny
 c.
układ dekodera adresów
 b.
półsumator 3-bitowy
 d.
sumator pełny
 

 46. 
Wydajność pamięci podręcznej zależy od:
 a.
Dysproporcji pomiędzy czasem dostępu do pamięci podręcznej i pamięci głównej
 b.
Dysproporcji pomiędzy czasem dostępu do pamięci podręcznej i pamięci głównej oraz współczynnika trafień h
 c.
Współczynnika chybień m
 d.
Współczynnika trafień h
 

 47. 
Procesor jednocyklowy:
 a.
Umozliwia implementację większości współczesnych architektur CISC
 b.
Jest układem sekwencyjnym który podczas wykonywania instrukcji zmienia stan tylko raz na początku instrukcji
 c.
Jest układem sekwencyjnym który podczas wykonywania instrukcji zmienia stan tylko raz na końcu instrukcji
 d.
Implementuje architekturę Harvard-Princeton
 

 48. 
Zasada lokalności dotyczy odwołań:
 a.
Procesora do pamięci podręcznej
 b.
Procesora do pamięci w ograniczonym odcinku czasu
 c.
Procesora do pamięci podczas działania procesu
 d.
Procesu do sekcji kodu
 

 49. 
Który kod HDL reprezentuje układ logiczny przedstawiony na rysunku:
mr049-1.jpg
 a.
CHIP UKLAD {

    IN a, b;
    OUT s, cy;

    PARTS:
    Xor(a=a, b=b, out=s);
    Nor(a=a, b=b, out=cy);
}
 c.
CHIP UKLAD {

    IN a, b;
    OUT s, cy;

    PARTS:
    Xor(a=a, b=b, out=s);
    Or(a=a, b=b, out=cy);
}
 b.
CHIP UKLAD {

    IN a, b;
    OUT s, cy;

    PARTS:
    Nand(a=a, b=b, out=s);
    Or(a=a, b=b, out=cy);
}
 d.
CHIP UKLAD {

    IN a, b;
    OUT s, cy;

    PARTS:
    Xor(a=a, b=b, out=s);
    And(a=a, b=b, out=cy);
}
 

 50. 
Architektura Princeton to:
 a.
Architektura z rozdzielona hierarchia pamięci
 b.
Maszyna von Neumanna
 c.
Architektura ze wspólna hierarchia pamięci
 d.
Komputer SIMD